Andri Abdurrochman, Dessy Novita, Mariah Karyawidjaja.

(DIPA Unpad 2009-Litmud)

Untuk mempercepat penyampaian berita atau data dari suatu tempat ke tempat lain dibutuhkan peralatan yang bisa cepat memproses berita tersebut agar sampai ketujuan sehingga perlu dirancang Transmitter dan Receiver. Tujuan dari penelitian ini adalah perancangan Transmitter dan Receiver digital dengan Finite State Machine (FSM) dan diimplementasikan pada Very High Description Language (VHDL) dan Complex Programming Language Device (CPLD). Perancangan Transmitter digital menggunakan tiga input sinyal, dua output sinyal dan tiga variabel state dengan FSM sedangkan Receiver digital menggunakan empat input sinyal, tiga output sinyal dan empat state dengan FSM. Hasil penelitian didapatkan hasil simulasi pada Transmitter lama pengiriman data dari 100 ns – 900 ns. Transmitter/ Receiver yang digabungkan dengan memasukkan data input, lebar clock pada sinyal sysclk adalah 25 ns. Transmitter kondisi nya dari 0 – 325 ns masih IDLE dan 325 – 1000 ns AWAIT.

Kata kunci : Transmitter, Receiver, Finite State Machine, Very High Description Language, Complex Programming Language Device.